Computer-Aided Design (CAD), Electronic Design Automation (EDA), Design Technology & Innovation

본 연구실에서는 전자 CAD의 다양한 분야를 연구하고 있다.

구체적인 연구 분야로는 Logic synthesis (예를 들어 clock gating을 고려한 logic synthesis), Timing analysis, Power analysis 및 optimization (high-level power modeling, leakage minimization), Lithography optimization (optical proximity correction, pattern classification & synthesis, lithography modeling, assist feature insertion 등)이 있다. 특히 최근에는 machine learning을 다양한 CAD분야에 응용한 연구를 해오고 있다.

Clock Tree 파워 분석
Clock tree는 일반적인 칩에서 상당량의 파워를 소모하지만, 설계의 후반부에서나 생성되기 때문에 전반부에서는 예측하기가 어렵다. 본 연구는 clock tree 합성 이전의 gate-level netlist 단계에서 시간에 따른 clock 파워를 예측하는 머신러닝 기반의 방법을 제안한다. 클락 트리 전력 예측 결과 평균 2% 정도의 오차를 보였다. 이를 확장하여, 머신러닝을 이용해서 생성될 clock tree 구조를 예측하는 연구를 진행 중이다.

Computational Lithography

새로운 미세 공정 개발을 위해서는 리소그래피의 분해능 (resolution)을 향상시키는 것이 필수적이다. Computational lithography는 분해능 향상을 위해 사용되는 알고리즘들을 통칭하는데, 해당 과정들의 경우 연산에 1주가 넘게 걸리는 문제점을 가지고 있다. 본 연구실에서는 이에 머신러닝을 적용하여 정확도를 유지함과 동시에, 빠른 computational lithography 방법들을 연구하고 있다.

GAN을 이용한 Layout 합성
본 연구에서는 머신러닝을 이용하여 test layout pattern을 합성하는 방법을 제안한다. Layout은 DCT 신호로 나타낼 수 있기 때문에, GAN (generative adversarial network)을 적용하여 유효한 layout에 대응되는 DCT 신호를 생성할 수 있다. 제안한 방법을 통해 평균 20% 정도의 edge proximity error를 갖는 결과를 얻을 수 있었다.