인공지능 서버를 위한 차세대 고대역폭 메모리 (HBM) 패키징 기술 연구

최근 높은 데이터 대역폭과 밀도에 대한 요구로 인해 실리콘 인터 포저 (Silicon Interposer) 기반 2.5차원 및 3차원 반도체 (2.5D/3-D Integrated Circuit)가 현저하게 개발되고 있다. 미세한 실리콘 공정과 관통 실리콘 비아 (Through Silicon Via) 기술로 인해, 3차원 적층형 고대역폭 메모리 (High Bandwidth Memory)는 초당 테라 바이트 (TB/s) 대역폭을 제공하는 핵심 솔루션이다. 최근 TERA 연구실에서는 Processing-in-memory in HBM (PIM-HBM)이라는 AI 서버용 차세대 HBM에 대한 연구를 진행하고 있으며, 신호/전력/접지 무결성(Signal/Power/Ground Integrity)을 고려한 PIM 아키텍처 설계 및 PIM-HBM 패키징 기술 연구에 중점을 두고 있다.

머신 러닝 기반 3차원 반도체에서의 신호/전력 무결성 최적 설계 연구

고성능이 시스템에 요구되어지면서, 신호/전력 무결성 (SI/PI)를 보장하기 위한 2.5차원 및 3차원 IC 설계 복잡성이 점차 증가하고 있다. 또한 시장 동향 및 고객 요구에 대응하기 위해 시장 출시 기간이 단축됨에 따라, 시간 효율적이고 정확한 최적 2.5차원/3차원 IC 설계 방법론이 필요로 한다. 최근 TERA 연구실에서는 머신러닝 (Machine Learning)을 기반으로 한 고속 채널 (High speed channels) 및 전력 분배망 (Power distribution network) 최적 설계 방법론을 연구하고 있다. 뿐만 아니라, HBM 에서의 신호 및 전력 무결성 최적 설계를 머신러닝을 통해 구현하는 데 그 중점을 두고 있다.